FLIP-FLOP

A.    KONSEP DASAR RANGKAIAN LOGIKA(FLIP-FLOP)

Rangkaian Logika terbagi menjadi dua kelompok yaitu rangkaian logika kombinasional dan rangkaian sekuensial. Rangkaian logika kombinasional adalah rangkaian yang kondisi keluarannya (output) dipengaruhi oleh kondisi masukan (input). Rangkaian logika sekuensial adalah rangkaian logika yang kondisi keluarannya dipengaruhi oleh masukan dan keadaan keluaran sebelumnya atau dapat dikatakan rangkaian yang bekerja berdasarkan urutan waktu. Ciri rangkaian logika sekuensial yang utama adalah adanya jalur umpan balik (feedback) di dalam rangkaiannya.

Rangkaian yang termasuk rangkaian logika kombinasional yaitu Dekoder, Enkoder, Multiplekser, Demultiplekser. Pada rangkaian-rangkaian itu terlihat bahwa kondisi keluaran hanya dipengaruhi oleh kondisi masukan pada saat itu. Adapun contoh rangkaian yang termasuk rangkaian sekuensial yaitu flip-flop, counter, dan register. Flip-flop adalah rangkaian utama dalam logika sekuensial. Counter, register serta rangkaian sekuensial lain disusun dengan menggunakan flip-flop sebagai komponen utama. berfungsi untuk :

• menyimpan bilangan biner
• mencacah pulsa
• menyerempakkan / mensinkronkan rangkaian aritmatika

Flip-Flop bersifat bistable atau dua kondisi yang stabil 0 atau 1 dan tidak berubah jika ada input yang masuk. Flip-flop adalah rangkaian yang mempunyai fungsi pengingat (memory). Artinya rangkaian ini mampu melakukan proses penyimpanan data sesuai dengan kombinasi masukan yang diberikan kepadanya. Data yang tersimpan dapat dikeluarkan sesuai dengan kombinasi masukan yang diberikan.

Setiap flip-flop dapat menyimpan satu bit (binary digit) informasi, baik dalam bentuk sebenarnya maupun bentuk komplemennya. Ada beberapa macam flip-flop, yaitu flip-flop R-S, flip-flop J-K, dan flip-flop D.

Set, yaitu jika suatu kondisi masukan mengakibatkan keluaran (Q) bernilai logika positif (1) saat dipicu, apapun kondisi sebelumnya.Hubungan input-output ideal yang dapat terjadi pada flip-flop adalah:

1. Reset, yaitu jika suatu kondisi masukan mengakibatkan keluaran (Q) bernilai logika negatif (0) saat dipicu, apapun kondisi sebelumnya.
2. Tetap, yaitu jika suatu kondisi masukan mengakibatkan keluaran (Q) tidak berubah dari kondisi sebelumnya saat dipicu.
3. Toggle, yaitu jika suatu kondisi masukan mengakibatkan logika keluaran (Q) berkebalikan dari kondisi sebelumnya saat dipicu.

Secara ideal berdasar perancangan kondisi keluaran Q’ selalu berkebalikan dari kondisi keluaran Q.

B.     MACAM-MACAM FLIP-FLOP

a.      Flip-Flop R-S

Flip-flop RS atau SR (Set-Reset) merupakan dasar dari flip-flop yang ada. Flip-flop ini mempunyai 2 masukan yaitu S (SET) dan R (RESET). S(SET), dipakai untuk menyetel (membuat keluaran flip-flop berkeadaan 1) dan R (RESET) dipakai untuk me-reset (membuat keluaran berkeadaan 0). Flip-flop RS dapat dibentuk dari dua gerbang NOR atau dua  gerbang  NAND.

Rangkaian Flip-Flop yang mempunyai 2 jalan keluar Q dan Q (atasnya digaris). Simbol-simbol yang ada pada jalan keluar selalu berlawanan satu dengan yang lain. Bila S diberi logika 1 dan R diberi logika 0, maka output Q akan berada pada logika 0 dan Q not pada logika 1. Bila R diberi logika 1 dan S diberi logika 0 maka keadaan output akan berubah menjadi Q berada pada logika 1 dan Q not pada logika 0.

Sifat paling penting dari Flip-Flop adalah bahwa sistem ini dapat menempati salah satu dari dua keadaan stabil yaitu stabil I diperoleh saat Q =1 dan Q not = 0, stabil ke II diperoleh saat Q=0 dan Q not = 1 yang diperlihatkan pada gambar berikut:

Gambar 1. Rangkaian dasar flip-flop dengan gerbang NOR

Gambar2. Rangkaian dasar flip-flop dengan gerbang NAND

Tabel Kebenaran:

S	B	Q	Q	Keterangan
0	0	1	1	Terlarang
0	1	1	0	Set (memasang)
1	1	1	0	Stabil I
1	0	0	1	Reset (melepas)
1	1	0	1	Stabil II
0	0	1	1	Terlarang
1	1	Qn	Qn	Kondisi memori (mengingat)

·         kondisi terlarang yaitu kondisi output Q sama dengan Q not yaitu pada saat S=0 dan R=0.

·         kondisi memori yaitu saat S=1 dan R=1, output Q dan Qnot akan menghasilkan perbedaan yaitu jika Q=0 maka Qnot=1 atau sebaliknya jika Q=1 maka Q not =0.

No.	S	R	Clock	Keterangan
1.	1	1	Aktif (1)	Kondisi terlarang
2.	1	1	Tepi turun (Berubah dari 1 ke 0)	Kondisi pacu
3.	1	1	Tidak aktif (0)	Kondisi tak tentu

Tabel 1. Kondisi terlarang, pacu, dan tak tentu, karena perubahan clock

Tabel 2. Kondisi terlarang, pacu, dan tak tentu, karena perubahan clock dan masukan yang serempak

No.	S	R	Clock	Keterangan
1.	1	1	Aktif (1)	Kondisi terlarang
2.	0	0	Tepi turun	Kondisi pacu
3.	0	0	Tidak aktif (0)	Kondisi tak tentu

Gambar 3. Rangkaian Percobaan Flip-Flop R-S

CRS Flip-Flop

CRS Flip-flop adalah clocked RS-FF yang dilengkapi dengan sebuah terminal pulsa clock. Pulsa clock ini berfungsi mengatur keadaan Set dan Reset. Bila pulsa clock berlogik 0, maka perubahan logik pada input R dan S tidak akan mengakibatkan perubahan pada output Q dan Qnot. Akan tetapi apabila pulsa clock berlogik 1, maka perubahan pada input R dan S dapat mengakibatkan perubahan pada output Q dan Q not.  Output  dari  flip-flop tidak akan berubah selama clock pulsanya 0 meskipun  terjadi   perubahan   pada   inputnya.   Output   flip-flop   hanya   akan   be rubah  sesuai dengan perubahan inputnya jika clock pulsa bernilai 1.

Gambar 4. RS flip-flop dengan clock.

R-S atau S-R flip flop adalah tipe flip flop yang mempunyai masukan tak sinkron S (Set) atau R (Reset) atau keduanya, dan keluaran Q dan . Masukan R dan S pada rangkaian flip flop dapat disinkronkan dengan menambahkan masukan clock pada rangkaian seperti pada gambar diatas. Keluaran Q tidak dapat merespon masukan S dan R sebelum ada masukan clock. Konsep Flip-flop RS yang harus diingat adalah sebagai berikut:

1.      R dan S keduanya rendah berarti keluaran y tetap berada pada keadaan terakhirnya secara tak terbatas akibat adanya aksi penggrendelan internal.

2.      Masukan S yang tinggi mengeset keluaran y ke-1, kecuali jika keluaran ini memang telah berada pada keadaan tinggi. Dalam hal ini keluaran tidak berubah, walaupun masukan S kembali ke keadaan rendah.

3.      Masukan R yang tinggi mereset keluaran y ke-0, kecuali jika keluaran ini memang telah rendah. Keluaran y selanjutnya tetap pada keadaan rendah, walaupun masukan R kembali ke keadaan rendah.

4.      Memberikan R dan S keduanya tinggi pada saat yang sama adalah terlarang karena merupakan pertentangan.

b.      Flip-Flop T

Nama flip-flop T diambil dari sifatnya yang selalu berubah keadaan setiap ada sinyal  pemicu  (trigger) pada masukannya. Flip-flop T atau flip-flop toggle adalah flip-flop J-K yang kedua masukannya (J dan K) digabungkan menjadi satu sehingga hanya ada satu jalan masuk. Karakteristik dari flip-flop ini adalah kondisi dari keluaran akan selalu toogle atau selalu berlawanan dengan kondisi sebelumnya. Input T merupakan satu-satunya masukan yang ada pada flip-flop jenis ini sedangkan keluarannya tetap dua, seperti semua flip-flop pada umumnya. Kalau keadaan keluaran flip-flop 0, maka setelah adanya sinyal pemicu keadaan-berikut menjadi 1 dan bila keadaannya 1, maka setelah adanya pemicuan keadaannya berubah menjadi 0. Karena sifat ini sering juga flip-flop ini disebut sebagai flip-flop toggle (berasal dari skalar toggle/pasak).

Qn	T	Qn+1
1	1	0
0	1	1
1	0	0
0	0	0

Gambar 5. T flip-flop

Tabel Kebenaran:

T	Qn+1
0	Qn
1	/Qn

    

Pada saat T = 0 maka Qn+1 = Qn

Pada saat T = 1 maka Qn+1 = /Qn

Rangkaian T flip-flop atau Togle flip-flop dapat dibentuk dari modifikasi clocked RS-FF, D-FF maupun JK-FF. T-FF mempunyai sebuah terminal input T dan dua buah terminal output Q dan Qnot. T-FF banyak digunakan pada rangkaian Counter, frekuensi deviden dan sebagainya.

c.       Flip-Flop J-K

Flip flop J-K merupakan flip flop universal dan digunakan paling luas, memiliki sifat dari semua flip flop jenis lain. Flip-flop J-K merupakan penyempurnaan dari flip-flop R-S terutama untuk mengatasi masalah osilasi, yaitu dengan adanya umpan balik, serta masalah kondisi terlarang seperti yang telah dijelaskan di atas, yaitu pada kondisi masukan J dan K berlogika 1 yang akan membuat kondisi keluaran menjadi berlawanan dengan kondisi keluaran sebelumnya atau dikenal dengan istilah toggle. Sementara untuk keluaran berdasarkan kondisi-kondisi masukan yang lain semua sama dengan flip-flop R-S.

JK flip-flop sering disebut dengan JK-FF induk hamba atau Master Slave JK-FF, karena terdiri dari dua buah flip-flop, yaitu Master FF dan Slave FF. Master Slave JK-FF ini memiliki 3 buah terminal input yaitu J, K dan Clock. Sedangkan IC yang dipakai untuk menyusun JK-FF adalah tipe 7473 yang mempunyai 2 buah JK flip-flop dimana layoutnya dapat dilihat pada Vodemaccum IC (Data book IC). Kelebihan JK-FF terhadap FF sebelumnya yaitu JK-FF tidak mempunyai kondisi terlarang artinya berapapun input yang diberikan asal ada clock maka akan terjadi perubahan pada output.

Gambar 6. JK flip-flop

Tabel Kebenaran:

J	K	Qn+1	Keterangan
0	0	Qn	Mengingat
0	1	0	Reset
1	0	1	Set
1	1	Qn (strep)	Togle

Suatu flip-flop JK induk-budak (Master-Slave JK flip-flop) disusun dari dua flip-flop RS, yang satu bertindak sebagai induk/tuan sedangkan yang lainnya ber­tindak sebagai budak/pengikut yang mengikuti keadaan keluaran flip-flop induk sesaat sesudah berlalunya perubahan keluaran itu. Perbedaan waktu perubahan keadaan induk dan budak ini terjadi karena adanya inverter antara pulsa penabuh untuk flip-flop induk dan masukan flip-flop budak. Sebuah master slave JK Flip-Flop di bentuk dari dua buah SR Flip-Flop, dimana operasi dari kedua SR Flip Flop tersebut dilakukan secara bergantian, dengan memberi input Clock yang berlawanan pada ke dua SR Flip Flop tersebut.Flip-flop JK Master Slave

Prinsip dasar dari Master Slave JK adalah: jika Clock diberi input “1”, gerbang AND 1 dan 2 akan aktif, SR Flip Flop ke 1 akan menerima data yang di masukkan melalui input J dan K, semantara gerbang AND 3 dan 4 tidak aktif, sehingga SR Flip Flop ke 2 tidak ada respon. Sebaliknya jika Clock dari input 0, gerbang 3 dan 4 aktif, slave akan mengeluarkan output di Q dan Q’, sementara master tidak merespon input, karena gerbang AND 1 dan 2 tidak aktif. Jadi apapun yang dilakukan oleh flip-flop utama, akan dilakukan pula oleh flip-flop pembantu: jika flip-flop utama diset, flip-flop pembantu diset; jika flip-flop utama direset, flip-flop pembantu direset pula.

 

    Gambar 7. Master Slave J-K Flip-flop

d.      Flip Flop D

Flip-flop ini dinamakan dengan flip-flop data karena keluarannya selalu sama dengan masukan yang diberikan. Saat flip-flop pada keadaan aktif, masukan akan diteruskan ke saluran keluaran. D flip-flop adalah RS flip-flop yang ditambah dengan suatu inventer pada reset inputnya. Sifat dari D flip-flop adalah bila input D (Data) dan pulsa clock berlogik 1, maka output Q akan berlogik 1 dan bilamana input D berlogik 0, maka D flip-flop akan berada pada keadaan reset atau output Q berlogik 0.Nama flip-flop ini berasal dari Delay. Flip flop D hanya mempunyai satu masukan data dan satu masukan clock. Flip flop D sering disebut flip flop tunda. Kata tunda menggambarkan apa yang terjadi pada data, atau pada informasi masukan D. Data (0 atau 1) ditunda 1 pulsa clock dari pemasukannya sampai keluaran Q. Flip-flop D dapat disusun dari flip-flop S-R atau flip-flop J-K yang masukannya saling berkebalikan. Hal ini dimungkinkan dengan menambahkan salah satu masukannya dengan inverter agar kedua masukan flip-flop selalu dalam kondisi berlawanan.

Gambar 8. D flip-flop

Tabel Kebenaran:

MASUKAN	KELUARAN
D	Qn+1
0	0
1	1

C.     PEMICU FLIP-FLOP

Pada flip-flop untuk menyerempakkan masukan yang diberikan kepada kedua masukannya maka diperlukan sebuah clock untuk memungkinkan hal itu terjadi. Clock disini yang dimaksud adalah sinyal pulsa yang beberapa kondisinya dapat digunakan untuk memicu flip-flop untuk bekerja. Ada beberapa kondisi clock yang bisa digunakan untuk menyerempakkan kerja flip-flop yaitu :

·         Tepi naik : yaitu pada saat perubahan sinyal clock dari logika rendah (0) ke logika tinggi (1)

·         Logika tinggi : yaitu pada saat sinyal clock berada dalam logika tinggi (1)Tepi turun : yaitu pada saat perubahan sinyal clock dari logika tinggi (1) ke logika rendah (0)

·         Logika rendah : yaitu pada saat sinyal clock berada dalam logika rendah (0)

Gambar 9. Kondisi Pemicuan Clock

Gambar 10. Simbol-simbol Pemicuan

Cara pengujian pemicuan suatu flip-flop terdapat dalam Tabel Pengujian Pemicuan Clock. Pada tabel tersebut, kita gunakan penerapan logika positif. Kondisi Clock High, yaitu saat clock ditekan sama artinya dengan logika 1, sedangkan saat clock dilepas sama artinya dengan logika 0. Jika pada langkah pengujian pertama keadaan sudah sesuai dengan tabel, pengujian dapat dihentikan, demikian seterusnya.

Langkah Pengujian	Clock	Input	Output	Jenis Pemicuan
1.	1	Diubah-ubah	Berubah	Logika Tinggi
2.	0	Diubah-ubah	Berubah	Logika rendah
3.	0	Diubah-ubah	Tetap	Tepi naik
	0 ke 1 (ditekan)	Diubah-ubah	Berubah
	1	Diubah-ubah	Tetap
4.	1	Diubah-ubah	Tetap	Tepi turun
	1 ke 0 (dilepas)	Diubah-ubah	Berubah
	0	Diubah-ubah	Tetap

Tabel. Pengujian Pemicuan Clock

D.     RANGKUMAN FLIP-FLOP
Dalam analisis dan perancangan rangkaian logika berurut selalu dibutuhkan persamaan karakteristik dan persamaan masukan flip-flop yang  digunakan. 

Tabel 3. Rangkuman karakteristik Flip-flop.

Jenis Flip-Flop	Keadaan berikut (Pers Karakteristik)	Tabel Masukkan
RS (Set-Reset)	Q+ = S +  Q S R = 0	Q (t) Q (t+1) S R 0 0 0 X 0 1 1 0 1 0 0 1 1 1 X 0
JK	Q+ = J + Q	Q (t) Q (t+1) J K 0 0 0 X 0 1 1 X 1 0 X 1 1 1 X 0
T(Toggle/Triggered)	Q+ = +	Q (t) Q (t+1) T 0 0 0 0 1 1 1 0 1 1 1 0
D (Delay)	Q+ = D	Q (t) Q (t+1) D 0 0 0 0 1 1 1 0 0 1 1 1

Flip-flop Induk-Budak (Master-Slave, MS) tidak disertakan karena karak­teristiknya sama saja dengan flip-flop JK. Keadaan dalam tabel di­nyatakan dalam bentuk persamaan karakteristik, karena kombi­nasi sudah terdefinisi dengan pasti. Tetapi masukan diberikan dalam bentuk tabel karena kombinasi masukan untuk flip-flop RS dan JK mengandung suku abaikan (don't care) sehingga ada beberapa kemungkinan per­samaan masukan yang me­menuhi. Dalam penentuan persamaan masukan flip-flop pada umumnya lebih di­butuhkan karakteristik dalam bentuk tabel tersebut.

E.     REGISTER

Register merupakan sekelompok flip-flop yang dapat menyimpan informasi biner yang terdiri dari bit majemuk. Register dengan n flip-flop mampu menyimpan sebesar n bit. Ada dua cara untuk menyimpan dan membaca  data ke dalam register, yaitu seri dan paralel. Dalam operasi paralel, penyimpanan atau pembacaan dilakukan secara serentak oleh semua tingkat reigster. Sedangkan untuk operasi seri, diterapkan secara sequential bit demi bit sampai semua tingkat register terpenuhi.

Ada empat tipe register :

1.      Serial In – Serial Out

2.      Paralel In – Paralel Out

3.      Serial In – Paralel Out

4.      Paralel In – Serial Out

a.      Register Serial In – Serial Out

            Pada Register Serial In – Serial Out, jalur masuk data berjumlah satu dan jalur keluarannya juga berjumlah satu. Pada jenis register ini data mengalami pergeseran, flip-flop pertama menerima masukan dari input, sedangkan flip-flop kedua menerima masukan dari flip-flop pertama, dan seterusnya.

Gambar 11. Rangkaian Register Serial In - Serial Out

b.      Register Paralel In – Paralel Out

            Register Paralel In - Paralel Out mempunyai jalur masukan dan keluaran sesuai dengan jumlah flip-flop yang menyusunnya. Pada register jenis ini, data masuk dan keluar secara serentak. Dan hanya membutuhkan satu kali picu.

Gambar 12. Rangkaian Register Paralel In – Paralel Out

c.       Register Serial In – Paralel Out

            Register serial In – Paralel Out mempunyai satu saluran masukan dan saluran keluaran sejumlah flip-flop yang menyusunnya. Data masuk satu-persatu (secara serial) dan dikeluarkan secara serentak. Pengeluaran data dikendalikan oleh sebuah sinyal kontrol. Selama sinyal kontrol tidak diberikan, data akan tetap tersimpan dalam register.

 

Gambar 13. Rangkaian Register serial In – Paralel Out

d.      Register Paralel In – Serial Out

Register Paralel In - Serial Out mempunyai jalur masukan sesuai dengan jumlah flip-flop yang menyusunnya, dan hanya mempunyai satu jalur keluaran. Data masuk ke dalam register secara serentak dengan dikendalikan sinyal kontrol, sedangkan data keluar satu-persatu (secara serial).

Gambar 14. Rangkaian Register Paralel In – Serial Out